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帖子列表
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强烈推荐一个Verilog视频下载的好网站
songmindade 发表于: 2008-12-28, 回复: 1
http://www.abab123.com/bbs/down.asp?html=1118589 上面的视频很多很全
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小弟求救Verilog关于四位计数器的问题
xiaoshitou4444 发表于: 2008-12-26, 回复: 3
大家好，我照Verilog 130例中第二个例子（count4.v）做了一遍（Verilog 130例\chap3中），在生成模块后就编译不过去了，出现下面的错误，我把图贴上来，顺便把生成的模块.
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ALU单元实现的问题（请达人指点）
sunnyxsq 发表于: 2008-12-24,
求大侠指点：新手编程。实现一个ALU单元功能，16位加法和16位减法，均采用4位超前运算完成，要有进位和溢出标志符。还要实现逻辑关系“与，或，非，异或”及移位等操作。.
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【数电的课程设计】设计一个8-3优先编码.
设计内容： 用Verilog hdl语言设计一个8-3优先编码器电路，该电路应具有以下功能： 1.用8个按键分别代表A，B，C，D，E，F，G，H，作为该电路的输入信号⑵．2.通过该编.
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高手 能帮我编个程序不 题目是Verilog.
wangyuxian911 发表于: 2008-12-22,
高手 能帮我编个程序不 题目是Verilog HDL和FPGA 实现自动售货机 要求1，可投0.5元 1元两种币 2，已投币可用2位数码管显示 3，每瓶饮料售价2.5元 4，具有找零提示功.
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新手求一程序，请高手指点！！不胜感激！！
sunjingqi 发表于: 2008-12-21, 回复: 1
“设计一个16_bitX16_bit 无符号二进制数硬件乘法器，方案自行确定。要求估算电路占用的资源大小及电路的速度。” 我是新手，刚学没多久，无奈老师给出了一个这样的期末.
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有关MP3芯片的源代码
gang_100 发表于: 2008-12-18,
各位大侠们帮帮忙啊，做毕业设计急啊。:'( :'(
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急！怎么使用命名的参数传递方式改变参数.
study0558 发表于: 2008-12-12, 回复: 5
我的testbench要把alldesign中的参数m 和n 分别的值分别改为 4和5，这样写alldesign #（.m(4),.n(5)) lizi(....)不对，请问改怎么写？ 代码如下： module alldesign(.
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verilog写74HC595的驱动
大家好，最近在搞FPGA，遇到问题啦。。。。用verilog怎么写74HC595的驱动啊？写了几次,综合的结果都是不对的啊。。。
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请高手给解决一下
study0558 发表于: 2008-12-11, 回复: 2
我设计了一个小程序想实现想(a1+b1)+(x1*y1) 可功能仿真结果不对 module test; reg x1,y1,a1,b1; wire out; alldesign hehe(.a1(a1),.b1(b1),.x1(x1.
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verilog 16->10进制
代码实现了64位bin转20位十进制.没有实现参数调整位宽. 一共用了62个clock cycle, 154个cell, 考虑到80bit的输出,这样的资源消耗算少的. 已仿真成功. 供参考. `time.
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fpga时钟
讲FPGA时钟的，也许对大家有帮助。
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Multi-source in Unit <Button_Detec.
zxfeng001 发表于: 2008-12-08, 回复: 2
小弟，我在写完一段程序后，综合的过程中，总是出现Multi-source in Unit on signal 这样的错误，不知道原因何在？ 我是初学者，还望各位大侠不要笑话俺，多谢啦！
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新手求救ALU设计问题
Mplayer 发表于: 2008-12-06, 回复: 4
我写的一个8位ALU代码 编译后错误很多 里面a，b是从暂存器中输入到ALU的 不知道在代码中怎么处理a，b两个变量 其他ALU功能看代码应该能了解 有错还请指教 代码如下 m.
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Verilog中always块的大小问题及三段式状.
ydh0304 发表于: 2008-12-03,
我初学Verilog HDL语言，在本论坛上得到了不少学习资料，也吸取了不少高手的经验。在这里先向所有无私奉献的高手们致敬。但在学习中也有一些问题百思不得其解，也请各位.
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高手指教 一段Verilog HDL 程序
fengyexing 发表于: 2008-12-03, 回复: 2
module drive(CK,RS,F1,F2); output RS,F1,F2; input CK; reg RS,F1,F2,f; reg i; reg j; reg k; always@(posedge CK) begin if(i==3) begin i=0;RS
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才鸟求助````````````
请教高手这两句有什么具体的区别: @(negedge clock) q = d; q = @(negedge clock) d;
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Verilog 130例
Verilog 130例，经典！
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数字钟设计，要求显示时间和年月日~
cleool 发表于: 2008-11-09,
数字钟设计，要求显示时间和年月日~只有八个LCD显示~所以时间和年月日分开显示~
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简单异步fifo
haimo 发表于: 2008-11-09,
比较简单,供参考.:)